Verilog 디지털 논리회로 설계 실험

대학생들을 위한 『Verilog 디지털 논리회로 설계 실험』. 다양한 종류의 회로를 Verilog 언어로 설계하여 시뮬레이션 실습하도록 만들어진 실습 교재다. 기초 논리회로는 물론, Verilog 문법에 대한 지식을 미리 갖고 있어야 한다. 조합논리와 순서논리, 유한상태머신, 데이터 패스, 그리고 최종적으로 응용 회로 설계에 대한 지식을 획득할 수 있다.