디지털 반도체 설계(Digital Back-End)

제 1 장 : Back-End 설계의 소개 및 준비하기1.1 반도체 설계와 본 교재의 범위 및 학습 목표
1.2 디지털 설계 Flow
1.3. Back-End 설계 소개
1.4 Arm Academic Access(AAA) 프로그램과 Arm IP 다운로드
1.5 Back-End 설계를 위한 준비
1.6 실습 : 실습 파일 준비 및 중요 파일 분석

제 2 장: Auto PnR (1) - 입력 파일 준비2.1 실습 환경 준비
2.2 입력 파일 소개
2.3 입력 파일 준비 및 검증

제 3 장: Auto PnR (2) - Init Design3.1 Design Import 및 검증
3.2 Floorplan 소개
3.3 Floorplan 진행

제 4 장: Auto PnR (3) - Powerplan4.1 Powerplan 소개
4.2 Powerplan 진행

제 5 장: Auto PnR (4) - Placement5.1 Placement 개요
5.2 Placement 최적화 기법
5.3 Placement 실행 및 검증

제 6 장: Auto PnR (5) - Clock Tree Synthesis(CTS)6.1 CTS 개요
6.2 HFN(High Fanout Net) 처리
6.3 CTS 실행 및 검증

제 7 장: Auto PnR (6) - Routing 및 Power Analysis7.1 Routing 개요
7.2 Routing 세부 단계
7.3 Routing 실행 및 검증
7.4 Power Analysis

제 8 장: Auto PnR (7) - Chip Finish 및 결과 출력8.1 Chip Finish
8.2 PnR 결과 파일 출력
8.3 전체 플로우 자동화하기

제 9 장: Post-Layout Equivalence Check9.1 Post-Layout Equivalence Check 개요 및 목적
9.2 Conformal 환경 구성
9.3 Post-Layout EC 실행
9.4 요약 및 본 장을 통한 기대 효과

제 10 장: RC Extraction 및 Post-Layout STA10.1 RC Extraction과 Post-Layout STA 소개
10.2 기본 STA 실행 - 이상 없음을 증명하기
10.3 ECO를 위한 STA - 아픈 디자인의 진단과 처방
10.4 Practice 2 - ECO 후 재확인에서 사용할 것
10.5 요약 및 본 장을 통한 기대 효과

제 11 장: Engineering Change Order(ECO)11.1 ECO 개요
11.2 Innovus에서 ECO 적용 및 Incremental Route
11.3 ECO 반복 및 수렴

제 12 장: Post-Layout Simulation12.1 Post-Layout Simulation 개요
12.2 Post-Layout Simulation 수행

제 13 장: Merge를 통한 Physical 디자인 완성13.1 Merge 과정 소개
13.2 Cadence Virtuoso를 이용한 Merge
13.3 최종 디자인 완성

선혜승 ㆍ 前, 한국폴리텍대학 반도체융합캠퍼스 교수
ㆍ 現, 카이스트 반도체설계교육센터(IDEC) 책임연구원
ㆍ Arm Limited 공식 저작권 사용 허가 취득(본 교재 시리즈)